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ADSP-21371 / ADSP-21375
SDRAM Interface Timing
Maximum SDRAM frequency for 1.2 V is 133 MHz SDCLK.
Table 24. SDRAM Interface Timing 1
1.0 V, 200 MHz
1.2 V, 266 MHz
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
t SSDAT
t HSDAT
DATA Setup Before SDCLK
DATA Hold After SDCLK
0.58
2.2
0.58
2.2
ns
ns
Switching Characteristic s
t SDCLK
t SDCLKH
t SDCLKL
t DCAD
t HCAD
t DSDAT
t ENSDAT
SDCLK Period
SDCLK Width High
SDCLK Width Low
Command, ADDR, Data Delay After SDCLK 2
Command, ADDR, Data Hold After SDCLK 2
Data Disable After SDCLK
Data Enable After SDCLK
10
4
4
1.3
1.6
6.4
5.3
7.5
3
3
1.3
1.6
5.3
5.3
ns
ns
ns
ns
ns
ns
ns
1
2
For F CCLK = 133 MHz (SDCLK ratio = 1:2).
Command pins include: SDCAS, SDRAS, SDWE, MSx, SDA10, and SDCKE.
SDCLK
t SDCLK
t SDCLKH
DATA (IN)
t SSDAT
t HSDAT
t SDCLKL
DATA (OUT)
t DCAD
t ENSDAT
t DCAD
t HCAD
t HCAD
t DSDAT
COMMAND/ADDR
(OUT)
Figure 17. SDRAM Interface Timing for 133 MHz SDCLK
Rev. D | Page 28 of 56 | April 2013
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